本文作者：leonchen
热管理行业近年成为了许多资本看好的行业。人工智能、清洁能源、物联网这三个大概念都与热管理紧密相关，热管理甚至是部分产品的核心技术。但我们必须认识到，热的问题是负面的，人们一直在想各种办法去解决它。热的问题之所以产生，只有两个原因：1、产品在运行过程中会发出热量；2、产品的温度必须控制到某个合理范围才能保证稳定运行。
热管理行业的重点在第二个。不管是我们开发更好的导热界面材料、更强劲的风扇、更先进的液冷技术，实质上都是想将产品的温度控制好。芯片级的热设计则除了提高导热效率之外，还在思考使用更加耐温的材料，提高元器件的耐温范围。
但其它行业，尤其是半导体制造行业，实际上一直在从第一个原因入手，期望通过更先进的工艺，在产品实现更强功能的前提下，降低元器件的发热量。元器件发热量降低了，需要转移的热量减少了，温度自然就更好控制了。
从这个角度讲，元器件发热量的骤然降低，是半导体制造行业的革命性突破，但却是热管理行业的灭顶之灾。这种情况究竟会不会出现呢？
电感、电容、电阻等功率器件的发热机理相对简单，也和处理器完全不同，我在我的书籍《从零开始学散热》第十七章中有介绍，我们就不再展开。不展开的另一个原因是它们的散热问题目前并不是非常严重，没有到制约产品关键性能的地步。
处理器芯片内部包含大量晶体管。可以这么讲，处理器中的晶体管是最关键的发热源。过去的10年，高端处理芯片一直在使用FinFET， 近期有些新闻频繁提到，一种新的FET形态GAA将会被投入使用。
处理器的功耗由三个部分组成：动态功耗、静态功耗和短路功耗。
P_总=P_动态+P_静态+P_短路
Intel i7-2600K功耗随频率的变化图
其中，处理器在处理信息的过程就是晶体管不断地在高低电平之间转换的过程，这个过程中涉及到充放电，充放电就导致了功耗。这个功耗就称为动态功耗（上图中的Transition Power）。动态功耗与工作电压的平方和工作频率（翻转频率）成正比。更高的频率虽然会明显导致更大的功耗，但也对应着更快的处理能力，我们显然不希望为了解决散热或能耗问题牺牲性能。这样，降低工作电压就成了最有效的手段。
静态功耗是指晶体管关断状态下，不可能完全没有导通，这部分导通耗电且无益于计算，其大小与漏电电流、电压呈正比。而漏电电流与材料的绝缘性有关，绝缘性又与温度有关，温度越高，漏电电流越大，所以静态功耗还会随温度的升高而升高。
短路功耗是在FET翻转时，有个极短时间会有电子直接跑掉。它和电压、频率正相关。
降低工作电压，对于降低静态功耗也有帮助。下面的图可以看到，从平面FET，到FinFET，到可能即将商用的GAA，工作电压一直在降低。
不同FET形态下的工作电压
工作电压不能持续降低的原因在于信号完整性的限制。FET充放电或高低电平的转换需要一定时间，这个时间称为门延迟。只有在充放电完成后采样才能保证信号的完整性。而这个充放电时间和电压负相关，即电压高，则充放电时间就短。也和制程正相关，即制程越小，充放电时间就短。让我们去除制程的干扰因素，当我们不断提高频率后，过了某个节点，太快的翻转就会造成门延迟跟不上，从而影响数字信号的完整性，从而造成错误。这也是为什么超频到某个阶段会不稳定，随机出错的原因。那么怎么办呢？对，就是超频中常用的办法：加压。可以通过提高电压来减小门延迟，让系统重新稳定下来。但随之而来的，是巨大的功耗提升。FinFET已经实现到了5nm，据说GAA可以达到3nm甚至1nm，制程变小，工作电压降低，因此有助于实现更高的能效比。
静态功耗或如何控制漏电电流是推动晶体管工艺进步的关键因素。从技术发展角度来看，平面晶体管在尺寸缩小至22nm后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。所谓势垒隧道效应，是指虽然源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。漏电是我们不希望产生的，因为实质上我们期望这种状态下是完全关断的。目前使用的解决问题的方法就是FinFET，也就是将漏极和源极“立起来”，栅极再垂直构造，形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应，还为栅极带来了更多有效的接触面，使得电流阻碍降低，发热也随之下降。
二维MosFET到三维FinFET的形态转变
但随着晶体管尺度向5nm甚至3nm迈进，无论是鳍片距离、短沟道效应（包括阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应），还是漏电和材料极限，都使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。人们通过材料和工艺，包括High-K、特种金属、SOI、FinFET、EUV等技术，已经能将制程工艺实现到5nm，但公认的事实是，在5nm之后，除非有全新材料和革命性工艺出现，FinFET几乎已经达到了物理极限，其不断拉高的深度和宽度之比（为了避免短沟道效应，鳍片的宽度应该小于栅极长度的0.7倍），将使得鳍片难以在本身材料内部应力的作用下维持直立形态，尤其是在能量更高的EUV制程导入之后，这样的状况会更为严重，甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音，严重影响了产品的质量和性能。另外，栅极距过小将带来不可控的情况。
GAA有点像是FinFET的改良版。FinFET的沟道仅三面被栅极包围,而GAA以纳米线沟道设计为例,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好.应用材料公司的高管Mike Chudzik说:"正是这一点让我们得以继续微缩栅长尺寸."
各种晶体管形态上门和通道之间的接触面示意
FinFET从22nm到5nm的升级带来了越来越严重的散热问题（单个晶体管能效比虽然提升了，但晶体管的密度提升更大）。从当前的技术来看，FinFET进化到GAA，似乎GAA并不能带来质的飞跃。而且，即使从上图也能感受到，沟道四面被栅极包裹，GAA的制作工艺将极为复杂，成本高昂。
三星GAA纳米片形态运行性能数据
上图是三星给出的数据。大意为3nm的GAA（Gate-all-around 环绕栅极）工艺相对7nm的FinFET工艺，芯片面积可以减少45％，性能将提高35%，同时使能耗降低50%。从可查到的资料上，不能得出这三点是可以同时做到，还是三者能做到其中一个。如果只是能做到其中一个，实际上提升并不是非常明显。甚至如果做相同的面积，功耗将和现在接近，性能比现在的芯片提高35%。
在我们探讨GAA时，半导体制造行业已经开始更先进的GAA形态探索了。但从当前的发热机理、材料特性、制作工艺、人们对算力的需求各个方面评估，热问题在可预见的未来都会越来越严重。
晶体管形态的演进路线图
除了GAA架构，业内还在积极研究碳基半导体。碳基半导体是从材料层面进行了革新，使用碳纳米管形式的晶体管。有消息报道称，北京大学电子系教授彭练矛带领团队采用了全新的组装和提纯方法，制造出高纯半导体阵列的碳纳米管材料，制造出芯片的核心元器件——晶体管，其工作速度3倍于英特尔最先进的14纳米商用硅材料晶体管，能耗只有其四分之一。该成果于今年初刊登于美国《科学》杂志。如果碳基材料厉害到这个程度，其散热问题会剧烈降低，因为几乎意味着原来耗能12W才能完成的任务只需要1W就能解决。但碳基材料面临的商业化问题还有很多。基于此，彭院士也提及自己的团队将在2-3年内完成90纳米碳基CMOS先导工艺开发，性能上相当于28纳米硅基器件。
碳纳米管
为什么碳基材料能取得如此大幅度的优化？资料显示，用碳纳米管做的晶体管，电子迁移率可达到硅晶体管的1000倍，门延迟大幅度降低，有可能在更低的工作电压下实现更高频的运算；其次，碳纳米管中的电子自由程特别长，即电子的活动更自由，不容易摩擦发热。因此，碳晶体管在实际运行时，其动态功耗极低，且工作电压的理论极限运行速度是硅晶体管的5－10倍，而功耗方面，却只是后者的十分之一。但业界对碳基芯片的量产抱有怀疑。除了碳本身更加活泼、介电常数更低，导致制作晶体管的过程非常困难之外，还有一个很难攻克的主题：互联延迟或连线延迟。由于器件特征尺寸的进一步微缩，虽然电路的门延迟减小，但是特征尺寸的减小也导致了互连引线横截面和线间距的减小。互连线的横截面和间距的减小，将不可避免的使得互连延迟效应变得更加严重。为了应对特征尺寸进一步缩小而带来的互连延迟的问题，产业界开始通过研发新材料、新结构、新技术，如高K金属材料、低K介电材料、堆叠器件结构、系统和三维封装等，来克服摩尔定律的物理极限，推动集成电路技术向前发展。碳基芯片虽然能够降低门延迟，但却对互联延迟无能为力。这需要将互联线也使用碳基材料制作。学术界也在积极研究这部分的内容。
3D IC示意图
结论是：短时间内（笔者的推测是10年内），半导体行业的热问题不会得到缓解。热管理行业不会因为半导体制程、半导体材料的进化被突然攻陷。而且，人们对算力需求的持续上升，热问题还会越来越凸显。
注：本文引用了大量网络资料，不再一一列举。如有侵权，请联系作者删除。作者并非半导体行业研究人员，在阅读大量资料的前提下写就本文，但不能保证上述专业性陈述完全合理或足够严谨，仅供参考。
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