CUP与封装相关

CUP与封装相关


芯片尺寸的减小导致了在不采用附加的加固层的情况下，在键合区下增加了有源电路的设置。这种结构叫做焊盘下电路结构（CUP），它和多层铜和低k介质一起，给电子缺陷定位和物理失效分析（FA）带来了额外的挑战。在这种情况下，采用反应离子刻蚀（RIE）、平行抛光、CMP、湿法化学刻蚀、聚焦离子束（FIB）和SEM技术的背面FA比前面的FA更容易完成。本文将论述Agere Systems 公司所研究的5种案例，他们采用的不同的方法有效解决案例中所产生的可靠性问题。
　　CMP和热退火在晶圆制作中出现了明显的应变能量。此应变能量在封装工艺中会剧增，这些工艺包括晶圆切割、线键合、倒装芯片管芯的连接、器件的外壳注塑和倒装芯片的底层填充。在可靠性应力测试中混合的应变能量能引起分层或断裂。
　　在CUP设计中，因为金球位于键合区顶部，会妨碍热量和光从缺陷位置发射出来，所以背面缺陷定位更可行。而且，用于去除金球的传统湿法化学方法将刻蚀铜的互连和势垒。金球的平行抛光能引起裂纹和分层。采用RIE的铜和低k材料的芯片去层工艺须经权衡，以优化刻蚀的选择性，并防止RIE毛刺和表面粗糙。


　　在背面FA工艺中有三个主要步骤：背面取样预备、背面缺陷定位和背面物理分析。
　　本次研究中，Agere的工程师在对塑料BGA中将硅减薄至~100的硅减薄中结合使用机械磨制和（采用了Hypervision Inc公司的Chip Unzip工艺）和RIE工艺。他们采用了背面荧光微热成像（FMI）技术定位无电源管脚到管脚弯曲追踪中的缺陷。采用液晶分析可通过管芯背面探测相同热发射。
　　采用RIE和平行抛光（到5 mm硅）工艺可将硅管芯从周围的封装中取出。然后，在70℃下20%的TMAH刻蚀可从栅氧化物上选择清除硅，整个芯片具有较好的一致性并控制背面的芯片去层工艺。栅平面的物理FA能显示出大量的潜在缺陷，包括超薄氧化物的软击穿，应力引起的泄露电流，陷阱辅助隧穿等。
　　 CMP、RIE和湿法化学刻蚀以与前面FA相似的方式对后面金属层进行去层工艺。具有不同抛光条件（化学研磨浆、衬垫类型、压力或旋转速度）的多步骤CMP能优化抛光效果。
　　至于低k介质，其脆弱的机械特性和弱的附着力都会引起断裂和界面粘接的失效。具有高击穿场的结构中的主要失效模式总是介质势垒的机械失效和势垒/ILD界面的分层的失效。人们发现失效模式与工艺条件密切相关，并且有趣的是，它不一定是应力测试条件的函数。
　　在#1研究中，没发现栅级缺陷，但是背面FMI隔离了一个缺陷，之后SEM显示的是对第5层金属层铜造成了电超载（EOS）损伤。在#2研究中，也没发现栅级缺陷，但是在M5到M6的去层工艺中可看到不规则的热发射。SEM分析显示了金属中的裂纹。在#3研究中，CMP去层工艺显示了M4和M5的异常。同样在#4研究中，光图像显示出了CMP和化学刻蚀后M4和M5的异常。弯曲/梳状结构的边缘的SEM图像显示了EOS引起的管芯断裂、铜挤压和铜孔隙。在#5研究中，采用光成像在M5层的弯曲结构的边缘处发现了损伤。FIB横截面/SEM显示了沿着裂纹的管芯断裂和铜迁移情况。损伤很可能是由EOS引起的热效应造成的。　

够专业,一点都不明白啊..