双嵌入式低k介电层/铜工艺技术

双嵌入式低k介电层/铜工艺技术  
利定东，濮胜  
(应用材料中国公司，上海 201203)  
摘要：介绍了铜/低介电常数介电层的双嵌入式工艺，该工艺已大规模应用于动态记忆存储器（DRAM）和逻辑电路器件中。


关键词：双嵌入，内导线，RC延迟，低 k介电层，铜布线工艺制程


中图分类号：TN305 文献标识码：A 文章编号：1003-353X(2003)03-0022-03


1引言
随着IC缩小尺寸的技术发展，ULSI芯片特性受到二氧化硅介电质、内连线介电质的电容（影响芯片速度的 RC延迟），以及串讯（Crosstalk）对铝导线与氧化硅制程的影响越来越大。半导体产业逐渐由铜来取代铝，其主要的原因是铜的电阻率只有1.7mW .cm，比起铝的3mW.cm小了许多，因此以铜为导线的器件可承受更密集的电路排列，还可减少所需金属层的数目，进而降低生产成本。此外，铜还具有较高的抗电迁移性（Electro migration），因此以铜为导线的器件具有更长的寿命及稳定性。基于上述原因，铜制程能够以较少、较薄的导线金属层达到与铝制程相同的性能，故而能够提高存储密度，使得每片硅片上得以容纳更多的芯片数目。研发铜制程最主要的目的在于生产便携式电子产品所需的低电耗器件，并降低高速器件的生产成本。铜制程具有电耗小、成本低、速度快以及性能优的竞争优势。

2 铜是优良的内连线


内连线信号延迟会随着线宽尺寸减少的平方而增加。相对的，栅极信号延迟会随着线宽尺寸的减少而呈线性的减少。当线宽尺寸缩小到小于或远低于 0.18mm时，器件的速度性能不再受线宽尺寸的影响，而是取决于内连线距离（线与线间的距离）。图1是铝/二氧化硅和铜/低介质常数介电层的RC 延迟和栅极速度的比较。[1]







主要影响内连线时间延迟的两个参数是电阻和电容。电路图如图2所示。如该内连线的电阻长度为L ，宽度为W，厚度为tmetal 和电阻率为r ，则电阻为








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